A partire dalla RTL (Resistor-Transistor Logic) del 1962, ogni circa 4 - 5 anni venne introdotta una nuova sottofamiglia bipolare. La RTL fu la prima famiglia logica a divenire commercialmente disponibile. I modelli successivi (DTL, TTL, STTL, ...) si basarono sulla stessa topologia di base denominata super-circuiteria TTL (vedi figura seguente).

Dal tentativo di aumentare la densità di integrazione della RTL nacque la DCTL (Direct Coupled Transistor Logic) destinata a vita breve. La famiglia successiva all RTL fu la DTL (Diode-Transistor Logic). Come indica il nome, la DTL faceva uso di diodi e BJT nella sua topologia di base. Nel 1964 fu introdotta una versione della DTL la quale divenne la famiglia digitale standard per i successivi 10 anni; questa forma di DTL, denominata serie 930, era molto facile da integrare e rimase in uso in alcune applicazioni sino agli anni '80.

La super-circuiteria TTL non fu la sola topologia bipolare di base ad essere presa in considerazione. Nella prima metà degli anni '60, venne implementata la super-circuiteria ECL (Emitter-Coupled Logic) (vedi figura seguente).

Il primo circuito ECL commercialmente disponibile, il MECL I, fu sviluppato dalla Motorola ed immesso sul mercato nel 1962. Il MECL I presentava un tempo di propagazione pari a 8 ns e la frequenza di lavoro dei flip-flop basati su di esso era di circa 30 MHz. Nel 1964 la Motorola introdusse il secondo modello commerciale ECL denominato MECL II. I miglioramenti riguardavano il tempo di propagazione, portato a 4 ns (i flip-flop relativi lavoravano sino a 70 MHz), e l'inclusione di una rete di polarizzazione interna per eliminare il bisogno di una sorgente di tensione V_TH esterna.

La rete di polarizzazione fu progettata per compensare le variazioni di temperatura nella porzione logica del circuito. Vennero fatte delle modifiche ad alcuni dispositivi MECL II per fornire flip-flop JK a 120 MHz e di tipo D a 180 MHz. Queste porte furono spesso indicate come MECL II 1/2. Nel 1966 venne introdotta la porta MECL II NOR/OR.

La famiglia logica TTL, (Transistor-Transistor Logic), che rappresenta il naturale sviluppo di quella DTL, fu introdotta sul mercato nel 1965. La serie SN54 (SN è l'abbreviazione di Semiconductor Network) fu inizialmente costruita per il mercato militare dove sono particolarmente importanti parametri come: formato, dissipazione e vasta gamma di temperature operative (da -55 °C a 125 °C). Subito dopo apparve sul mercato la serie SN74, a prezzi più contenuti e con un range di temperatura garantito da 0 °C a 70 °C.

Il principale miglioramento nel progetto della TTL sulla DTL fu l'inclusione di pull-up attivo. Ciò incrementava il fan-out e migliorava la risposta dinamica (il pull-up caricava più velocemente la capacità equivalente d'uscita).

Nel 1968 la Motorola commercializzò la terza famiglia della logica ECL: la MECL III. Questa famiglia logica ridusse i valori dei resistori usati nella MECL II migliorando il fan-out e la risposta dinamica. I tempi di transizione (rise e fall times) si ridussero ad 1 ns e i flip-flop potevano viaggiare sino a 500 MHz. Con fronti di 1 ns anche i sistemi più piccoli avevano problemi d'adattamento delle linee di trasmissione e le uscite della MECL III furono progettate per pilotare carichi di 50 W .

Nel 1970 fece la sua comparsa la STTL (Schottky Transistor-Transistor Logic) capostipite della sottofamiglia Schottky della TTL, destinata a dominare il mercato sino all'inizio degli anni '80. Questa famiglia logica sostituiva i BJT della TTL con i Schottky-clamped BJT (SBJT) ¹.

Nel 1971 una versione più lenta della famiglia MECL III denominata ECL 10K (o 10 000) fu resa disponibile commercialmente. Il circuito era identico a quello della MECL III ma i resistori avevano un valore più elevato. Questo incremento serviva per rallentare la transizione tra i livelli logici a circa 3.5 ns (~ 1 m V/s, pari all'80% di quello delle STTL) al fine di facilitarne l'applicazione. Ciò minimizzava i ringing e le riflessioni sui fili di interconnessione nonché la diafonia tra gli stessi. Si potevano quindi montare i dispositivi 10K anche nei circuiti stampati. La serie 10K fu usata anche nei grandi mainframe e nei sistemi di controllo ad alte prestazioni. Gli elevati valori dei resistori ridussero il consumo di potenza a circa 25 mW/gate, pressappoco la metà di quella dissipata dalle porte MECL III. Seguirono nel tempo la serie ECL 100K (1981) e sottofamiglie quale la 10KH ECL (1981), la ECLinPS (ECL nel campo dei picosecondi, 1990) e la PECL (ECL con tensione di alimentazione positiva 5 V, 1991).

Nel 1975 fu prodotta una serie Schottky a bassa potenza, divenuta poi assai diffusa, denominata LSTTL (Low power Schottky Transistor-Transistor Logic) o semplicemente LS. Come per la 10K, la riduzione di potenza fu ottenuta incrementando i valori dei resistori; ciò comportò un aumento dei tempi di propagazione ed una riduzione del fan-out. La serie divenne così popolare che alcuni suoi dispositivi vennero ancora usati per le mother-board dei PC 386 (1985-1987).

Alla fine degli anni '60 cominciarono a comparire degli articoli riguardanti circuiti digitali realizzati con transistor MOSFET. Già era nota in quegli anni la topologia complementare (vedi figura seguente) su cui si basavano i circuiti CMOS.

I due driver erano tali da poter essere comandati dagli stessi segnali d'ingresso, senza necessità di interfacce, come invece la super-circuiteria TTL richiedeva. Infatti quale fosse la combinazione dei valori dei segnali di ingresso, un driver era staticamente OFF mentre l'altro era ON, senza contenziosi statici. Progettando i driver seguendo la logica steering, gli stessi permettevano di realizzare diverse funzioni logiche, partendo da quelle fondamentali quali NOT, NOR e NAND.

Era l'inizio della scalata alla logica bipolare; il vero attacco a livello commerciale avvenne nel 1982 con la produzione della famiglia HC/HCT (High speed CMOS Logic), la quale soppiantava la precedente serie 4000. Nel 1985 vennero introdotte le famiglie AC/ACT (Advanced CMOS Logic) e la serie 4000B.

Molte famiglie logiche sperimentali rimasero solo dei prototipi nei laboratori per via dei notevoli problemi implementativi che le gravavano; alcune di loro vennero brevettate con la speranza che un giorno la tecnologia sarebbe stata in grado di risolverli o che alcune applicazioni estreme richiedessero prestazioni senza badare al costo. Altre ancora a solo scopo di rivendicazione².

Dalla metà degli anni '70 in poi, dal punto di vista sperimentale, gli studi sulla logica bipolare si incentrarono tutti o quasi sull'adozione della topologia complementare e ciò sulla spinta dei risultati ottenuti con l'unipolare e delle sue prospettive. Tali studi furono condotti da quei pochi ricercatori che rimasero sulla "barca" bipolare convinti della sua superiorità, mentre la maggioranza saltò su quella della unipolare che stava prendendo il largo verso nuove conquiste.

In questo manipolo di dissenzienti spicca la figura di S. K. Wiedmann.

S. K. Wiedmann, ideatore insieme a H. H. Berger nel 1972 della MTL (Merged-Transistor Logic), meglio conosciuta come I²L (Integrated Injection Logic, vedi figura seguente), rappresenta il punto di riferimento nello sviluppo e l'analisi di nuove configurazioni digitali bipolari dagli anni '70 sino agli anni '90.

La I²L, grazie alla semplicità topologica ed alla bassa dissipazione di potenza, permise di realizzare fino a 200 ¸ 300 porte al mm², contro le 10 ¸ 20 realizzabili con la famiglia TTL. La dissipazione di potenza variava con la frequenza ed era compresa tra 10 nW e 100 m W per gate. Il tempo di propagazione si aggirava attorno ai 5 ¸ 10 ns. L'uso di tecniche di auto-allineamento e la riduzione dello spessore epitassiale migliorarono enormemente la velocità della I²L fino a raggiungere ritardi al di sotto del nanosecondo in circuiti sperimentali (1979). I suoi impieghi tipici riguardarono principalmente circuiti MSI e LSI, come ad esempio i convertitori A/D, i registri, le memorie; la produzione di circuiti SSI non risultava conveniente.

Come risposta all'unipolare, nel 1975, durante la 1st European Solid-State Circuits Conference, S. K. Wiedmann e H. H. Berger proposero l'architettura complementare anche per la tecnologia bipolare (CTL, Complementary Transistor Logic, vedi figura seguente) in analogia con la struttura CMOS. Al tempo stesso ne evidenziarono alcuni limiti come per esempio la bassa resistenza di ingresso. Il loro intervento era finalizzato solo ad attirare l'attenzione di altri ricercatori sul problema, consapevoli che la topologia di base da loro illustrata era ben lungi dall'essere definitiva.

La prospettiva di unire la semplicità ed il basso consumo di potenza dei CMOS con la velocità delle TTL parve troppo ingenua e pochi raccolsero il loro invito (il loro intervento non comparve nemmeno nel resoconto della conferenza pubblicato dal IEEE Journal of Solid-State Circuits alcuni mesi dopo). Come anticipato, solo pochi gruppi di ricerca, oltre a quello dello stesso Wiedmann, pubblicarono nel corso degli anni articoli riguardanti nuove logiche bipolari alternative a quelle in commercio.

Nel 1981 la NEC corp. brevettò a livello mondiale (brevetto No. JP56144637) una configurazione bipolare complementare quasi identica alla CTL (vedi figura seguente). I terminali scollegati dei BJT fanno parte dell'intenzionale ambiguità descrittiva "so that various digital circuits are constituted", come recita il sunto. I resistori limitano la corrente di ingresso (problema della CTL) tuttavia il circuito rimane inservibile.

Il principale ostacolo alla complementarità bipolare era la bassa dinamica del PNP (f_T < 500 MHz) laterale rispetto a quella dell' NPN (f_T > 40 GHz). Solo alla fine degli anni '80 è stato possibile realizzare PNP verticali estremamente veloci (f_T @ 13 GHz) grazie alle tecniche messe a punto dal Thomas J. Watson Research Center della IBM Research Division (d'ora in poi IBM R.D.).

Da allora quello stesso gruppo ha indirizzato le sue ricerche nel campo della logica bipolare complementare rivalutando ed ampliando il lavoro di S. K. Wiedmann, fino ad allora pressoché sconosciuto.

Alla fine degli anni '70 come logica bipolare sperimentale alternativa alla TTL era presente la NTL³ (non complementare), a cui si affiancarono la CBL⁴ (S. K. Wiedmann, 1985) e dopo la realizzazione dei PNP ad elevata f_T, la Advanced CBL (S. K. Wiedmann e IBM R.D, 1989) [6], la NTL-CEF⁵ (C. T. Chuang - IBM R.D., 1991) [8], la AC-PP-ECL⁶ (C. T. Chuang e D. D. Tang - IBM R.D., 1992) [10] e la CC-APD-ECL⁷ (B. Wu e C. J. Anderson - IBM R.D., 1995) [14] la quale non è complementare.

Parallelamente l'IBM R.D. ha sviluppato intensamente nuovi BJT ad elevate prestazioni di entrambe le polarità, cercando di realizzare le nuove topologie digitali anche con HBT SiGe e GaAs in cui i PNP risultano molto più veloci di quelli al solo silicio (f_T = 43 GHz, K.C.Hwang et al. , APL 1995 [15]).

Purtroppo nessuno schema proposto è risultato applicabile commercialmente per varie ragioni: gli schemi richiedevano PNP ad elevate prestazioni e quindi di costo elevato, erano necessari elementi speciali come condensatori di speed-up o diodi immagazzinatori di carica, la rete di polarizzazione non era semplice e la potenza da essa dissipata era notevole ed infine la precisione dei livelli di tensione (NTL), legata a quella dei valori di alcuni resistori integrati, era proibitiva.

Il costo dei PNP HF scese in quanto si risolse l'inconveniente relativo alla loro integrabilità con gli NPN HF sullo stesso substrato. Il problema era dovuto ad un ciclo termico aggiuntivo ad alta temperatura che comprometteva le prestazioni degli NPN preesistenti.

Tutto ciò è stato superato al punto che un processo di integrazione complementare denominato UHF-1 [C. Davis et al."UHF-1: A High Speed Complementary Bipolar Analog Process on SOI", IEEE BCTM 1992, pp. 260-263], ha permesso alla Harris Semiconductor (ora Intersil) di commercializzare sin dal 1994 array di transistor NPN e PNP integrati sullo stesso chip aventi frequenze di transizione rispettivamente di 8 GHz e 5.5 GHz (il modello HFA3096 ha 3 NPN e 2 PNP e costa $2.20 al dettaglio, Questlink).

Anche se i PNP HF non costituirono più un problema, gli altri problemi topologici e realizzativi rimasero insoluti. L'IBM R.D. non proseguì nello studio delle logiche bipolari vista la scarsità dei risultati sino ad allora ottenuti⁸.

Nel contempo le case costruttrici realizzarono famiglie bipolari e unipolari sempre migliori quali la AS (Texas Instr., 1985), ALS (Texas Instr., 1985), la FAST (Fairchild, 1985) per la bipolare TTL-Schottky, le serie MECL 100K, 100H, 300 (Motorola, dal 1981) per la bipolare ECL, le serie HC (1982), AC (1985), VHC (1992), LVX (1993), LCX (1995), VCX (1997)⁹ per la unipolare CMOS etc., invalidando ogni sforzo speso per la ricerca di nuove topologie circuitali.

Quanto prospettato negli anni '70 per la tecnologia MOS si avverò: lo sviluppo delle tecnologie bipolari ed unipolari non fu parallelo e quest'ultima divenne dominante per via della sua capacità di migliorarsi più velocemente e quindi di recuperare terreno rispetto alla bipolare sul campo della velocità e della capacità di pilotare elevati carichi capacitivi, sempre mantenendo un basso consumo.

Al fine di ridurre la potenza dinamica dissipata dalla unipolare si rese necessario operare uno scalamento completo grazie al quale fu possibile diminuire la tensione di alimentazione dai classici 5 V, a 3.3 V sino a giungere al nuovo standard di 2.5 V. Tra le ultime nate della tecnologia unipolare low-voltage 2.5 V (Vdd può variare da 1.8 V a 3.6 V) vi è la VCX (Giugno 1997) di cui esistono solo pochi moduli funzionali (buffers, latches, transceivers, registri e traslatori di tensione) ma molto veloci¹⁰.

Nel Settembre 1998 la Texas Instruments ha lanciato sul mercato una nuova famiglia unipolare: la AVC (Advanced Very-low-voltage CMOS) con 2.5 V di alimentazione, variabile da 1.8 V a 3.3 V, proponendola come la prima logica industriale a scendere sotto i 2 ns come tempi di propagazione.

Tuttavia i tempi si riferiscono a simulazioni SPICE di un multistadio bus-interface: in uno dei due Application Reports pubblicati dalla TI ([21], [22]) sono state riportate simulazioni SPICE in cui si vede, a 3.3 V, una conduzione simultanea statica superiore ai 50 mA di forma triangolare che si estende per 2.1 V su 3.3 V di transizione totale. A 2.5 V il picco supera i 23 mA per una base di 1.2 V. Tali correnti ben giustificano i bassi tempi di propagazione ma sono improponibili per qualsiasi dispositivo non deputato alla funzione d'interfacciamento con un bus.

Con tali livelli di corrente possono infatti presentarsi seri problemi di elettromigrazione in un dispositivo LSI e VLSI , di ground bounce nei dispositivi SSI nonché di dissipazione di potenza per segnali d'ingresso lentamente variabili¹¹.

Lo scalamento dell'unipolare ha portato alla totale incompatibilità con la bipolare rimasta a 5 V. Al fine di poter aggiornare i vecchi sistemi TTL con i nuovi dispositivi CMOS, le case costruttrici non hanno trovato soluzione migliore che produrre due linee di prodotti alla volta: HC e HCT, VHC e VHCT, AC e ACT... ove T sta a significare "compatibilità TTL" con tensioni di alimentazione comprese tra 4.5 V e 5.5 V.

Il rallentamento nello sviluppo della bipolare TTL-Schottky è dovuto essenzialmente alle limitazioni della sua topologia di base (la super-circuiteria TTL). Le compensazioni dei vari effetti al fine di migliorarne le prestazioni, hanno portato a complessità topologiche crescenti, impedendo il raggiungimento dei livelli VLSI di integrazione: la versione più recente, la ALS (Texas Instr. 1985), richiede 7 resistori (di valori compresi tra 50 W e 50 kW ), 6 NPN, 1 PNP e 9 diodi Schottky per una porta NAND.

La FAST (Fairchild 1985) richiede 8 resistori (di valori compresi tra 45 W e 15 kW ), 7 NPN, 14 diodi Schottky e un diodo varactor (per la tecnica di compensazione denominata Miller Killer) per una porta NAND.

Infine una porta NAND della versione AS (Texas Instr. 1985), la più veloce delle TTL Schottky, si compone di 10 resistori (26 W ¸ 50 kW ), 10 NPN, 1 PNP, 16 diodi Schottky, 1 diodo varactor (Miller Killer) ed 1 diodo normale.

Per questi motivi le serie TTL-Schottky stanno scomparendo dal mercato: la topologia riduce i vantaggi che i transistor di nuova concezione offrono; per l'unipolare invece la topologia è tale che ogni miglioramento dei dispositivi si riflette interamente in un miglioramento delle prestazioni del circuito. La ECL mantiene invece la sua quota di mercato pressoché costante. Sono stati compiuti alcuni tentativi di costruire processori ECL: nel 1993 la Western Digital mise a punto un microprocessore ECL a 32 bit, 300 MHz che dissipava 115 W, raffreddato mediante un "thermosiphon". I processori CMOS puri superarono questo valore per la frequenza di clock nel 1997 ed ora viaggiano ad oltre 1 GHz.

Concludiamo delineando i requisiti che una nuova logica bipolare deve possedere affinché possa essere messa in commercio.

Dev'essere a bassa tensione, presentare velocità superiori alle logiche attuali ed esibire un consumo ridotto; avere un esiguo costo realizzativo (pochi componenti di basso costo), possedere un'elevata modularità sfruttabile sia dall'utente che dall'industria e mostrare una totale compatibilità con le serie avanzate Low-Voltage CMOS.

Una famiglia logica bipolare avente queste caratteristiche rappresenterebbe infatti la soluzione al problema della integrabilità VLSI della bipolare ed estenderebbe la progettazione gate-array ad ogni tipo di applicazione. Il pregio inoltre di disporre di dispositivi multifunzionali SSI costituirebbe un nuovo ramo di offerta sul mercato.

In quest'ambito, la ATL (Advanced Transistor Logic) che ci apprestiamo ad illustrare, trova una sua motivazione.